楼主:axpro 时间:2014-2-07 20:56

SDR/DDR/DDR2/DDR3 控制器
SDR/DDR/DDR2/DDR3 Controller
SDR SDRAM 控制器
SDR SDRAM Controller
DDR SDRAM 控制器
DDR SDRAM Controller
DDR2 SDRAM 控制器
DDR2 SDRAM Controller
DDR3 SDRAM 控制器
DDR3 SDRAM Controller


我是一位在职者(北京),专业从事FPGA设计,有较多的空余时间,对FPGA有比较丰富的项目经验(6年)。

熟练使用Altera Stratix/Arria Series FPGA, Virtex-5/Spartan-6/Virtex-6/7 Series FPGA MIG的DDR/DDR2/DDR3 Controller,支持DDR2 800以及DDR3 1600,将DDR2/DDR3 Controller进行FIFO化或MIMO化或MPC化或乒乓化操作,多次在实际项目中使用,被证明稳定可靠。  

熟练使用Altera Stratix Series FPGA, Altera Arria Series FPGA, Virtex-5/Spartan-6/Virtex-6/7 Series  FPGA,熟悉SDR SDRAM接口时序,熟悉DDR SDRAM/DDR2 SDRAM/DDR3 SDRAM接口时序。
自行编写符合SDR SDRAM接口时序的SDR SDRAM控制器,支持全页突发模式,SDR
SDRAM控制器的CS宽度、Bank宽度、Row宽度、Column宽度、以及AC Timing参数(比如刷新时间、激活时间等)都是可编程的,突发数据长度可变,SDR SDRAM控制器已经解决翻页问题。
SDR SDRAM控制器以源代码(Verilog HDL)形式提供,既可用于Altera FPGA,也可用于Xilinx FPGA,用户访问接口符合Avalon-MM Slave Burst Interface规范,控制器经过严格验证,多次在实际项目中使用,被证明稳定可靠。
SDR SDRAM控制器的最高时钟频率是166MHz。将SDR Controller进行FIFO化或MIMO化或MPC化或乒乓化操作,多次在实际项目中使用,被证明稳定可靠。


如有SDR/DDR/DDR2/DDR3 SDRAM接口开发相关方面的技术合作,可随时联系我。

联系方式:neteasy163z@163.com